Chopper

一句话定位

用开关把低频信号调制到 $f_{c h o p}$ 、放大后再解调回基带,把运放自身的失调与 1/f 噪声搬到高频滤掉——DC–几 kHz 精密 sensor interface 消除直流失调的首选技术,本质是用开关换低频精度。

何时选它 / 何时放弃

✅ 目标是 DC–几 kHz 精密 sensor interface(电桥、热电偶、生物电、电流检测)
✅ 规格要求 offset/低频噪声远低于普通 OTA 的 mV 量级(µV 级)
✅ 信号带宽窄,允许 $f_{c h o p}$ 远高于带宽,系统能容忍或滤波掉 ripple
❌ 信号带宽宽(几十 kHz 以上): $f_{c h o p}$ 被迫拉高,开关注入与 EMI 成本爆炸
❌ 高阻信号源且不能加缓冲: $R_{i n} \approx 1 / (f_{c h o p} C_{i n})$ 会压垮源
❌ 对 ripple 零容忍且输出端不能滤波的连续时间精密应用

电路结构

无对应 ADT 图(图库 77 张 SVG 中没有 chopper-stabilized amplifier 实例),按原理讲解,不硬贴图号。

chopper 不是某个 core 拓扑,而是加在任意 OTA core 外围的一层调制–解调开关网络;core 本身可以是 01-Simple OTA、03-Folded Cascode 等任何结构。

 Vin ──[CH1: 方波调制 ×(+1/−1)]──> OTA core ──[CH2: 方波解调 ×(+1/−1)]──> 低通滤波 ──> Vout
      (信号搬到 fchop 奇次谐波)      (失调/1/f 留在低频)   (信号回基带,残差上高频)

频率安排是精髓:输入斩波把信号搬到 $f_{c h o p}$ 处放大;core 的 offset 与 1/f 噪声不随输入斩波移动,仍留在低频;输出斩波把信号解调回基带,同时把 offset/1/f 调制到 $f_{c h o p}$ 奇次谐波上——低通一滤,低频端只剩白噪声与残余调制产物。

核心设计公式(设计时直接查)

记号约定: $f_{c h o p}$ 为斩波频率; $f_{c k, 1 / f}$ 为 1/f 噪声拐角; $f_{s i g, m a x}$ 为信号带宽; $C_{i n, p a r}$ 为输入节点总寄生电容; $S R$ 为 core 转换速率。

指标	公式	说明
斩波频率选择	$f_{c h o p} ≫ f_{c k, 1 / f}$ ,且 $f_{c h o p} ≫ f_{s i g, m a x}$ (典型 10–20 倍以上)	典型 100 kHz–1 MHz;越高 1/f 消除越彻底,但开关注入、输入阻抗与 EMI 越重
残余失调(开关失配)	$V_{O S, r e s} \sim δ t \cdot S R$	$δ t$ 为时钟馈通/电荷注入失配折算的时间失配,经 core 的 SR 变成残余失调;开关对称 layout 是唯一解药
白噪声折叠	基带 PSD 乘折叠因子 $\frac{π^{2}}{8} \approx 1.23$	白噪声被奇次谐波折叠回基带,带宽内噪声功率近似不变(仅多约 23%)
输入阻抗	$R_{i n} \approx \frac{1}{f_{c h o p} C_{i n, p a r}}$	输入斩波周期性充放电;高阻源需缓冲或并联阻抗补偿
信号带宽上限	$f_{s i g, m a x} ≲ \frac{f_{c h o p}}{2}$	高于此出现交调产物与残留 ripple 混叠
输出残余纹波	$f_{c h o p}$ 处方波,幅度 $\approx V_{O S, r e s}$	低通前是 ripple;用 notch/低通滤除,或加 AZ 辅助/ripple-reduction 环路

设计流程:从规格到 W/L

先定 $f_{c h o p}$ :按信号带宽 ×10–20 取初值,再与 1/f 拐点、输入阻抗、开关尺寸约束迭代;避开系统中任何采样/谐振频率;
选 core:按白噪声、增益、摆幅选——chopper 不改变 core 的白噪声,噪声下限由 core 决定;
斩波开关位置:输入斩波放在输入跨导之前(信号在被放大前调制),输出斩波在 core 输出之后;输入/输出斩波需同步,考虑 core 群延迟后对齐时钟;
定开关尺寸:W/L 在导通电阻(要 ≪ 源阻抗与 core 输入阻抗)与电荷注入、时钟馈通(尺寸越大注入越大)之间折中;输入/输出开关同尺寸、同走线对称;
按输入阻抗补网络:高阻源加输入缓冲或并联阻抗补偿;
滤波设计:按残余分量频率(约 $f_{c h o p}$ )设计低通/notch,在带宽与 ripple 间折中;
仿真闭环:先理想开关验证功能,再换真实开关看残余 offset(瞬态平均)、噪声折叠、全 PVT + 时钟非理想。

设计速算示例

规格:信号 DC–1 kHz、要求输入失调 < 10 µV、源阻抗 100 kΩ

$f_{c h o p}$ 取 100 kHz(带宽 100 倍,远高于典型 1/f 拐点);
core 选 01-Simple OTA:白噪声决定噪声下限, $f_{c h o p}$ 只需满足 1/f 消除;
开关:设 $C_{i n, p a r} \approx 0.2 p F$ → $R_{i n} \approx 1 / (100 k \times 0.2 p) \approx 50 M Ω$ ,远大于 100 kΩ 源,可接受;
残余失调: $S R = 1 V / μ s$ 时 $< 10 μ V$ 要求 $δ t < 10 p s$ ——只能靠开关对称 layout + 匹配达成,做不到就上 auto-zero 辅助。

注意事项 / 常见坑

残余失调来自开关不对称,不来自 core:电荷注入与时钟馈通失配( $δ t$ )经 SR 放大成残余失调——开关同尺寸、同环境、加 dummy、时钟走线对称,比加大输入对面积有效得多。
斩波纹波(ripple):残余失调在输出形成 $f_{c h o p}$ 处方波;带宽有余量就用 notch/低通,不够就要 AZ 辅助或 ripple-reduction 环路。
开关 spike:切换瞬间电荷注入直接进输入端;输入/输出斩波时钟精确对齐时 spike 会被输出斩波部分抵消,布局上开关要贴近 core 输入。
时钟馈通:斩波时钟沿通过开关栅漏电容耦合进信号通路,大尺寸开关馈通更严重——与电荷注入构成开关尺寸的折中。
输入阻抗下降: $R_{i n} \approx 1 / (f_{c h o p} C_{i n, p a r})$ ,对电桥、电极等高阻源是硬负担,必要时前置缓冲。
噪声折叠:白噪声以 ~1.23 因子折叠回基带,低频噪声的真实改善是"1/f 消除"减"折叠白噪声"的净值,按斩波后的 PSD 验收,别信"理想斩波无噪声"。
时钟与 EMI:chop 时钟是强干扰源,必须与模拟通路隔离、guard ring、去耦;时钟抖动直接进残余失调。

优点 / 缺点

优点	缺点
输入失调可到 µV 级,比加大输入对强几个数量级	ripple、spike、电荷注入需要滤波与版图手段压制
大幅消除 1/f 噪声,直流微弱信号测量精度高	信号带宽被限制在 $f_{c h o p}$ 内,交调限制输入频率范围
与任意 OTA core 组合,不改 core 拓扑	输入阻抗下降,高阻源需要缓冲/补偿
对温度漂移、老化等慢变化失调同样有效	时钟耦合与 EMI 屏蔽成本高
连续时间工作,无采样保持噪声(优于 auto-zero)	功耗与面积:开关、时钟、滤波网络额外开销

与邻近结构对比

方案	Offset	低频噪声	带宽	主要代价
普通 OTA + 大面积输入对	mV 量级	仍有 1/f	宽	面积大、改善有限
Chopper	µV 级	1/f 基本消除	窄(受 $f_{c h o p}$ )	ripple、spike、输入阻抗、EMI
Auto-zero	低	噪声折叠显著(采样 KT/C)	窄	采样保持噪声、混叠
Chopper + AZ 组合	极低	好	中	复杂度最高